CPU–FPGA ПЛАТФОРМАСЫНДА SABER ПОСТКВАНТТЫҚ АЛГОРИТМІНІҢ ГИБРИДТІК ТҮРДЕ ЖҮЗЕГЕ АСЫРЫЛУЫ

Мақалада Saber посткванттық криптографиялық алгоритмінің CPU-FPGA ендірілген платформасында гибридтік аппараттық-бағдарламалық жүзеге асырылуын әзірлеу және оңтайландыру мәселесі қарастырылады. Зерттеудің басты мақсаты – шектеулі есептеу ресурстары жағдайында посткванттық кілт алмасу сұлбаларының өнімділігін, энергия тиімділігін және қауіпсіздігін арттыру, сондай-ақ жанама арналар арқылы шабуылдарға төзімділікті қамтамасыз ету.
Ұсынылған архитектура ARM процессорының және FPGA ядросының есептеу мүмкіндіктерін біріктіріп, жүктемені процессор мен аппараттық жеделдеткіш арасында тиімді бөледі. Аппараттық бөлікте көпмүшелі көбейту мен SHA-3 хэштеу операциялары конвейерлік түрде іске асырылған, ал бағдарламалық бөлік деректер ағындарын басқару, есептеулерді синхрондау және тұтастықты бақылауға жауап береді. CPU мен FPGA арасында тұрақты кідіріс уақыты бар интерфейс қолданылып, операциялардың орындалу уақытының тұрақтылығын және уақыттық шабуылдарға төзімділігін қамтамасыз етеді.
Алгоритмнің бағдарламалық, аппараттық және гибридтік үш нұсқасы салыстырылып, 35–50 % жылдамдық артуы тіркелді. TVLA әдісімен жүргізілген ағып кетуге тұрақтылық талдауы энергия профилі мен құпия деректер арасындағы байланыс жоқ екенін растады. Ұсынылған шешімдер мобильді роботтар, теңіздегі ұшқышсыз платформалар, өндірістік телеметриялық желілер және IoT жүйелерінің байланыс арналарының жоғары деңгейлі қауіпсіздігін қамтамасыз етуге қолданыла алады.

1. Jan-Pieter D’Anvers А. Vercauteren. Saber: Module-LWR Based Key Exchange / Jan-Pieter D’Anvers A., Karmakar S., Sinha Roy F. // CPA-Secure Encryption and CCA-Secure KEM. Springer, 2018.

2. Sinha Roy S. High-Speed Coprocessor for Lattice-Based Key Encapsulation Mechanism: Saber in Hardware / S. Sinha Roy, A. Basso // TCHES, 2020.

3. High-Performance Hardware Implementation of the Saber Key Encapsulation Protocol / D. Li et al // Electronics, 2024.

4. Dang V.B. High-Speed Hardware Architectures and FPGA Benchmarking of Kyber, NTRU, and Saber / V.B. Dang, K. Mohajerani, K. Gaj. // IEEE Trans. Computers, 2022.

5. Compact Co-Processor for Accelerating Module Lattice-Based KEM / J.M.B. Mera et al // IEEE, 2020.

6. Enhancing Cryptographic Protection and Authentication in Cellular Networks / M. Bakyt et al // IJECE, 2024.

7. Energy-Efficient Configurable Crypto-Processor for Module-LWR / Y. Zhu et al // IEEE Trans. Circuits and Systems I, 2021.

8. Abdulgadir A. First-Order Masked Implementation of Saber on FPGA / A. Abdulgadir, S. Sinha Roy, F. Vercauteren. // CHES, 2021.

9. Aikata C.M. Unified Saber and Dilithium Coprocessor for Post-Quantum Cryptography / C.M. Aikata, F. Turan, M. Knežević. // IEEE Access, 2022.

10. Dang V.B. FPGA Benchmarking of Lattice-Based KEMs: Kyber, Saber, and NTRU Prime / V.B. Dang, K. Gaj. // IEEE Trans. Computers, 2023.

11. D’Anvers J.-P. Specification of the Saber Algorithm / J.-P. D’Anvers, R. Vercauteren. // NIST PQC Round 3 Submission, 2020.