ПОСТКВАНТОВАЯ КРИПТОГРАФИЯ SABER В ГИБРИДНОЙ АРХИТЕКТУРЕ CPU-FPGA

В статье рассматривается разработка и оптимизация гибридной аппаратнопрограммной реализации постквантового криптографического алгоритма Saber на встраиваемой платформе CPU–FPGA. Цель исследования заключается в повышении производительности и энергоэффективности реализации постквантовых схем обмена ключами в условиях ограниченных вычислительных ресурсов и требований к устойчивости к атакам по сторонним каналам.
Разработанная архитектура объединяет вычислительные возможности ARM-процессора и FPGA-ядра, обеспечивая рациональное распределение вычислительных нагрузок между процессором и аппаратным ускорителем. В аппаратной части реализованы конвейерное полиномиальное умножение и хэширование SHA-3, а программная часть отвечает за управление потоками данных, синхронизацию вычислений и контроль целостности. Между CPU и FPGA используется интерфейс с фиксированной задержкой, обеспечивающий константное время выполнения операций и устойчивость к временным флуктуациям.
Проведено сравнение трёх реализаций алгоритма: программной, аппаратной и гибридной. Результаты показали ускорение выполнения от 35 % до 50 % без потери криптостойкости и при сохранении стабильного энергопотребления.
Проведён анализ устойчивости к утечкам методом TVLA, подтвердивший отсутствие корреляции между энергопрофилем и секретными данными. Полученные решения могут применяться для защиты каналов связи мобильных роботов, беспилотных морских платформ и встроенных IoT-систем, требующих высокой безопасности и надёжности.

1. Jan-Pieter D’Anvers А. Vercauteren. Saber: Module-LWR Based Key Exchange / Jan-Pieter D’Anvers A., Karmakar S., Sinha Roy F. // CPA-Secure Encryption and CCA-Secure KEM. Springer, 2018.

2. Sinha Roy S. High-Speed Coprocessor for Lattice-Based Key Encapsulation Mechanism: Saber in Hardware / S. Sinha Roy, A. Basso // TCHES, 2020.

3. High-Performance Hardware Implementation of the Saber Key Encapsulation Protocol / D. Li et al // Electronics, 2024.

4. Dang V.B. High-Speed Hardware Architectures and FPGA Benchmarking of Kyber, NTRU, and Saber / V.B. Dang, K. Mohajerani, K. Gaj. // IEEE Trans. Computers, 2022.

5. Compact Co-Processor for Accelerating Module Lattice-Based KEM / J.M.B. Mera et al // IEEE, 2020.

6. Enhancing Cryptographic Protection and Authentication in Cellular Networks / M. Bakyt et al // IJECE, 2024.

7. Energy-Efficient Configurable Crypto-Processor for Module-LWR / Y. Zhu et al // IEEE Trans. Circuits and Systems I, 2021.

8. Abdulgadir A. First-Order Masked Implementation of Saber on FPGA / A. Abdulgadir, S. Sinha Roy, F. Vercauteren. // CHES, 2021.

9. Aikata C.M. Unified Saber and Dilithium Coprocessor for Post-Quantum Cryptography / C.M. Aikata, F. Turan, M. Knežević. // IEEE Access, 2022.

10. Dang V.B. FPGA Benchmarking of Lattice-Based KEMs: Kyber, Saber, and NTRU Prime / V.B. Dang, K. Gaj. // IEEE Trans. Computers, 2023.

11. D’Anvers J.-P. Specification of the Saber Algorithm / J.-P. D’Anvers, R. Vercauteren. // NIST PQC Round 3 Submission, 2020.